摘要
集成电路中的版图设计衔接了电路原理图和制造工艺，因此一张好的版图设计不仅会对器件的实际效果造成影响，还会影响芯片的寿命，画版图之前首先要对电路软件有一定的了解，通过对电路知识的运用，以及版图设计规则的了解，完成JK触发器的版图设计，并进行合理的布局，并对布局布线进行优化，最后在对电路提出一些改进意见来增加电路的灵敏度以及合理性。
关键词：版图设计、JK触发器、版图优化L-Edit软件、集成电路
引言
随着科技的进步，近几个世纪集成电路技术不断成熟，在数字电路中，触发器已经是一个经常被提出的概念，JK触发器是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器
主从JK触发器设计
目前，基于Tanner EDA 技术的电路设计已经在该领域中取得了较为突破的发展，主要是借助了L-Edit 等软件的强大功能以及传统的数学及电路知识，在软件平台上成功实现 JK触发器的电路设计以及版图实现。
Tanner EDA对电路进行设计一般遵从以下几个步骤，首先把设计的电路在S-Edit中编辑出来，然后输出Spice文件，然后在进行模拟分析，其中还必须时刻进行DRC检查，保证电路没有任何违反设计规则的错误，确保布局图无误后，利用软件将文件和版图进行对比，若结果吻合，那么就输出设计好的版图。具体流程如下图（图1）所示：
基本MOS管版图设计
NMOS基本版图设计
首先根据NMOS器件的特性设计衬底，然后向其中加入源漏栅极，确定源级和漏极之后，进行DRC检查，保证版图的设计没有不符合规则的地方，铺设金属和各级接触孔，最后在进行检查。一个基础的NMOS版图就基本设计完成。
PMOS基本版图设计
基本的PMOS和NMOS版图步骤基本差不多，但制备NMOS的衬底是P衬底，PMOS的衬底是N型，因此要先设计n阱然后在进行管子的设计。
设计基本元器件的版图，不仅需要知道 L-Edit 软件的使用，还要掌握各个元的基本结构原理与工作原理以及对器件的剖面图、左视图、正面图识别，这样，图设计的时候心里就有一个大致的方向，画起来就比较的容易。在这张节中，画基本元器件的某些版图时，出现了多个金属接触孔，这是因为让金属线条和有源区能够充分的接触，能够进行高速率的导电，同时可以防止在工艺加工时某个接触孔接触不良而发生的断路现象。不是说画的孔越多越好，也需要进行综合考虑，比如器件的版图设计大小对于材料成本是否划算等，这些通常需要厂家的准确预算。对于简单的版图设计，可以画出器件版图后进行 DRC 检查，但是对于复杂的器件，必须画一步进行一步 DRC 检查，不能画完后进行检查，因为大规模电路版图是成千上万个元件和几何图形的有机组合，设计过程中有成千上万次操作，如果某个器件的版图因为 DRC 检查出错，而修改，则许多器件的版图需要做出相应的调整，不然制作出来的器件将达不到厂家预想的目的。
主从JK触发器原理图设计
主从 JK触发器是在主从RS触发器的基础上组成的，如图6所示。在主从RS 触发器的R端和S端分别增加一个两输入端的与门U1和U2，将Q(out1) 端和输入端经与门输出为原S端，输入端称为J端，将Q(out)端与输入端经与门输出为原R端，输入端称为K端。
主从JK触发器逻辑分析
从以上电路原理图我们可以知道主从JK触发器没有约束条件。在J=K=1时，每输入一个时钟脉冲，触发器就翻转一次。触发器期的这种状态称为计数状态，由触发器翻转的次数可以计算出输入时钟的脉冲的个数。其状态转移真值表（图7）和仿真波形图（图8）如下所示
在J=K=1时输入CP时钟信号
主从JK触发器版图设计
非门电路
非门又称反相器，因CMOS反相器功耗低，耐用等优点而使之得到广泛的应用， CMOS 反相器是组成集成电路最基本的单元之一。它是由一个增强型 PMOS 管为负载和一个增强型 NMOS 管为驱动管串接而成，图9为orcad 软件中非门电路符号，图10为其 CMOS反相器电路图。
根据上一节的基础MOS管的版图设计，我们可以很容易设计出反相器的版图（图11）
与非门电路
与非门（图12）的设计和非门相似，首先根据与非门的电路图（图13）设计版图（图14），然后在进行简单的DRC检查，在调整布局，使其对称就可以得出电路实现与非的功能。
JK触发器电路
从图15 主从 JK 触发器的原理图可知， 该触发器由 10 个与非门电路和一个非门电路组成，将10个与非门电路和1个非门电路用orcad软件中的MOS管代替，并绘制出来，并且对其进行仿真，将得到如图16所示的电路原理图。
通过 图15的原理图， 我们将10个与非门电路的版图和一个非门电路的版图进行合理布局、连线，再进行 DRC 验证，将可初步完成版图的设计。值得注意的是，在绘制每一个 MOS 管的时候，都要知道 MOS 管的各个参数，特别是栅长和栅宽，用以确定 poly 层的面积大小。最初绘制的主从 JK 触发器版图电路如下图16所示
版图设计参数分析
因为版图设计受工艺水平的限制，因此首先要遵从DRC规则：最小宽度为3um即封闭几何图形的内边与外边的最小距离；最小间距3um即几何图形外边界之间的最小距离。另外在设计PMOS和NMOS时，由于电子和空穴的迁移率不同，因此要加大PMOS的尺寸以及掺杂浓度，以保证器件的速率以及电气属性达到一个平衡，在本次版图设计中选取PMOS的集电极尺寸是NMOS的两倍左右，接触孔的位置也应带在器件的中间，以达到对称的效果，否则会因为接触孔的位置而改变，对称元器件尺寸相同，方向一致，否则会有横向效应引起期间的不匹配。
电路布局问题及改进
版图最开始画的时候，只是在理论上完成了电气连接的功能，版图设计十分松散，衔接距离过大，器件摆放随意，对此问题肯定要重新布局，尽量将等电位点从新连接，为此首先应该梳理器件的种类，将其对称摆布，以抵消信号的延迟、散热不均、电场干扰等问题，在理论上还应该考虑大功率器件散热问题，因此大功率散热器件分布一定要对称，以免局部过热。布局对称后，然后将电位相等的部分尽量减小衔接距离，这样可以尽可能减少电阻的存在，让器件的运行速度更快。
本次版图的设计较为基础所用的版图也十分普通，在灵敏度上表现不是那么良好，因此，在此提出改进意见，在电路埋层部分可以加深，解决低温灵敏度不高的问题，另外也可以将普通三极管用肖特基钳位三极管来代替，这样三极管通断的速率将会更快，尤其是对于高频率时钟信号可以有更出色的表现。
对于电路中的气驱动作用的三极管来说，可以将原本的结构改成梳状结构，这样可以提高管子的额定功率，减小烧毁的概率，提高管子的可靠性，另外明显增大开关瞬间的电流增益，大大改善了电路的带负载能力。CMOS中的PMOS管子虽然不带负载，但是作为图腾柱结构的一部分，在基极和地之间增加一个二极管可以有效的保护电路，同时在泄放的时候也可以加快速率。
在改进的过程中也应该不断进行DRC检查，以免布局布线发生错误，尤其是在金属连接处，好多接触孔无法看到，容易发生混淆，因此实时DRC检查是十分必要的。
总结及心得
通过对JK触发器的版图设计，不仅对软件的流程熟悉了许多，更重要的是对电路以及版图和电路之间的联系有了深刻的认识，基本器件的绘制已经掌握，集成电路中，元器件都比较抽象，设计一定要仔细，随意的一个掺杂就可能多一两个PN结，是将电路原理图和工艺相结合的纽带，版图的布局布线也是设计中的难点，合理的布线不仅能够提升器件的速度，还能延长器件的寿命，总之，从本次的设计中学习到了许多。
